TSMC, 4분기부터 조용히 2㎚ 공정 'N2' 생산 돌입
TSMC 메모리 공정을 설명하는 이미지 / 사진 챗GPT로 생성
TSMC가 예고대로 2나노미터(2㎚) 공정 N2의 양산 단계에 진입했다. 차세대 AI·모바일 칩 수주 경쟁에서 한층 유리한 고지를 선점했다. 업계는 TSMC의 첫 GAA(게이트올어라운드) 기반 양산 개시를 계기로 고성능·저전력 반도체 시장 주도권 싸움이 본격화될 것으로 보고 있다.
28일(현지시각) 독일 하드웨어 매체 ‘톰스하드웨어(Tom’s Hardware)’를 비롯한 외신은 TSMC가 2㎚급 N2 공정의 칩 양산을 4분기 조용히 시작했다고 보도했다. TSMC는 별도의 보도자료 대신 자사 2㎚ 기술 소개 웹페이지 문구를 통해 'N2 기술이 계획대로 2025년 4분기에 양산을 시작했다'고 명시한 것으로 알려졌다.
N2는 TSMC가 처음 도입하는 GAA 나노시트 트랜지스터 기반 공정으로, 채널을 둘러싼 게이트 구조를 통해 누설 전류를 줄이고 더 작은 트랜지스터를 구현할 수 있는 것이 특징으로 꼽힌다. 이는 기존 핀펫(FinFET) 구조가 물리적 한계에 접근한 상황에서, 차세대 미세 공정 경쟁을 이어가기 위한 구조적 전환이라는 평가가 나온다.
초기 N2 생산은 대만 가오슝 인근의 팹 22에서 시작됐으며, 연구개발 거점 인근에 위치한 신주(Hsinchu) 팹 20은 뒤이어 양산에 합류할 전망이다. 주요 고객사의 강한 수요에 대응해 두 개의 N2 생산 거점을 순차적으로 램프업하는 전략으로 해석된다.
반도체 업계에 따르면, N2 공정의 반도체는 N3E 대비 같은 동작 속도에서 전력 소모량을 25~30%까지 줄이며, 동일 전력에서 성능이 10~15% 향상된다.
혼합 설계(로직·아날로그·SRAM 기준) 기준으로는 트랜지스터 집적도가 N3E 대비 15% 증가하고, 로직 전용 설계에서는 최대 20% 향상된다.
N2에는 슈퍼 하이 퍼포먼스 MIM(SHPMIM) 커패시터가 전력망에 도입된다. 이전 세대 대비 정전 용량 밀도를 2배 이상 높이고 시트 저항과 비아 저항을 절반 수준으로 줄여 전력 안정성과 에너지 효율을 끌어올린다.
TSMC CEO는 2025년 10월 열린 실적발표 콘퍼런스 콜 당시 N2의 수율이 양산 궤도에 올랐다고 발표한 바 있다.
