SKハイニックス対サムスン対マイクロン…HBM4覇権はパッケージングと量産能力が左右
グローバルHBM4覇権を巡り、SKハイニックス、サムスン電子、マイクロンが激しい競争を繰り広げている。／写真はGemini生成
世界のAIメモリ市場が急速に過熱している。第4世代高帯域幅メモリ（HBM・High Bandwidth Memory、複数のDRAMを垂直に積層し超高速データ転送を実現するメモリ）の競争が本格化し、SKハイニックス、サムスン電子、マイクロンによる三つ巴の構図が固まりつつある。次世代GPU「ルビン」を準備中のNVIDIAの需要が急増すると予想される中、誰が先に安定した供給網を確保できるかが勝敗を分ける見通しだ。
HBMは、最大16段までDRAMを垂直積層し、TSV（Through Silicon Via・シリコンを貫通する微細電極）で接続した3次元構造を採用する。これをシリコンインターポーザ（チップ間を接続する中間基板）上で2.5Dパッケージング（チップを並列配置し高密度に接続する方式）によりGPUと結合すると、データ移動距離が短縮され、帯域幅は大幅に増加し、消費電力は低減する。既存のHBM3Eは1024 I/O（入出力端子数）、最大9.6Gbps（1秒あたりのギガビット転送速度）で、1.2TB/s（1秒あたりのテラバイト転送量）を実現した。
HBM4はI/Oを2048へと倍増し、ピン当たり11.7～13Gbpsの速度、スタック当たり2.9～3.3TB/sの帯域幅を目標とする。JEDEC標準は8Gbpsだが、主要メーカーは12Gbps以上を目標に性能向上を図っている。12～16段積層（24～48GB容量）では、熱管理と歩留まり（良品率）が核心変数となる。スタック最下部の制御用チップであるベースダイは、TSMCの12FFC（12ナノ級FinFETプロセス）または4ナノロジック工程へ移行し、電力効率を約40％改善した。さらにDRFM（Directed Refresh Management・特定セルを選択的に再充電しエラーを防止する技術）を適用し、RowHammer（繰り返しアクセスにより隣接セルのデータを変調する攻撃）への対応力も高めている。
SK하이닉스의 HBM4 모습 / 사진 SK하이닉스
SK hynixはHBM4開発を世界で初めて完了したと発表した。2025年9月の初公開に続き、2026年1月に米ラスベガスで開催されたCES 2026で、16段48GB、11.7Gbps、2048 I/O、2.9TB/s仕様の製品を披露した。1bナノ（10ナノ級第5世代微細工程）DRAMとTSMCパッケージングを組み合わせ、NVIDIA「ルビン」向け供給を狙う。HBM3E市場で60％台のシェアを背景に、2026年下半期の量産後には70％まで拡大するとの見方もあるが、生産能力が変数として挙げられている。
삼성전자의 HBM4 제품 모습 / 사진 삼성전자
Samsung Electronicsは反撃に出た。業界初のHBM4商用出荷開始を発表し、「先制出荷」戦略を掲げる。11.7Gbpsの安定速度、最大13Gbps、スタック当たり3.3TB/sを支援する。4ナノロジックベースダイを適用し、消費電力を40％削減、放熱性能を30％向上させた。12段24～36GBから16段48GBまでのラインアップを揃え、ファウンドリーとHBM専用先端パッケージングラボを活用したカスタマイズ供給、NVIDIA認証の確保が強みとされる。TSV構造最適化と1cナノ（11ナノ級第6世代工程）DRAM適用も差別化要素だ。
마이크론의 HBM4 소개 이미지 / 사진 마이크론
Micron Technologyは効率と価格競争力を前面に出す。HBM3E 12段製品で電力効率を証明した後、HBM4では2TB/s以上の帯域幅と11Gbps以上の速度を目標とする。月1万5000枚のウェハ生産体制を構築し、TSMCとの協力を強化して米国生産比重を高めている。高段積層技術ではやや遅れとの評価もあるが、歩留まり安定化と電力効率改善でニッチ市場を攻略する。ただし、NVIDIA供給競争ではサムスン電子やSKハイニックスに比べ不利な位置とみられる。
HBM4競争の核心は具体的な技術仕様にある。I/Oが2048ビットへ拡大することで、PHY（物理層回路）面積は15㎟に増え、電力は9Wまで上昇するが、全体効率は1.7倍、面積効率は1.8倍改善される。NVIDIA「ルビン」仕様が11Gbps以上へ上方修正され、量産時期は第1四半期末へやや後ろ倒しとなったが、市場売上は200億ドルを超える見通しだ。
市場調査会社TrendForceは、「NVIDIAがルビンプラットフォームの莫大な需要を満たすため、3社すべてのHBM4製品を活用する可能性が高い」と分析する。最終的には、TSMCのCoWoS（Chip on Wafer on Substrate、高度な2.5Dパッケージング技術）基盤のパッケージ安定性と供給能力が勝敗を分ける核心変数となる。
